cadence怎么进行drc检查

以下是Cadence软件中进行DRC（设计规则检查）的详细步骤介绍，综合了原理图和版图设计的操作流程：

一、原理图DRC检查步骤（以OrCAD/Allegro为例）

进入原理图工程

在项目管理器中选中原理图根目录（.dsn文件），否则DRC功能不可用。

点击菜单栏【Tools】→【Design Rules Check】。

设置DRC规则

弹出警告提示操作不可撤销，点击【Yes】继续。

在规则设置窗口中勾选检查类型：

电气规则：检查单端网络、未连接引脚、电源冲突等（默认勾选）。

物理规则：检查封装问题（如间距、层叠等）。

ERC矩阵：检查端口连接合法性（如Output不能直接连接Output），通常保持默认设置。


运行DRC并查看结果

点击【Run】执行检查，生成.drc报告文件。

报告中需重点关注单端网络、未连接引脚等实质性错误，忽略部分警告（如电源类型冲突）。

二、版图DRC检查步骤（以Virtuoso为例）

准备版图文件

打开Virtuoso版图设计界面，确保当前视图为layout。

启动DRC工具

菜单栏选择【Verify】→【DRC】（若使用Calibre工具则选择【Calibre】→【Run DRC】）。

若首次使用需配置工艺文件（选择.rul规则文件）。

定位和修正错误

错误高亮：DRC完成后，版图中违规处会闪烁显示。

查找工具：通过【Verify】→【Markers】→【Find】定位具体错误，结合标尺工具（快捷键k）测量尺寸。

排除检查：对测试单元（如fiducial）可通过添加ivIncludeValue属性跳过检查。

三、PCB设计中的DRC（Allegro）

更新DRC错误

在PCB Editor中点击【Tools】→【Update DRC】，命令栏显示错误数量。

通过【DRC Browser】查看具体错误位置。

网表导入前检查

原理图DRC通过后生成网表，导入PCB时需确保网表路径正确，并验证未放置器件和未布线网络数量。

注意事项

版本差异：不同Cadence工具（如OrCAD、Virtuoso、Allegro）的DRC界面可能略有差异，但核心逻辑一致。

规则文件：版图DRC需依赖工艺厂提供的规则文件（如.rul）。

交互式操作：Allegro中建议使用第一方网表以实现与PCB的交互式设计。

如需更详细的规则配置或错误修正案例，可参考具体工具的操作手册或工艺文档。