cadence自动生成版图

Cadence自动生成版图的核心流程与技巧

Cadence中自动生成版图主要依赖SDL（Schematic Driven Layout，原理图驱动版图）方法，通过原理图与版图的联动，快速生成初始版图框架，再结合人工调整满足复杂设计需求。以下是具体步骤与关键技巧：

1. 前置准备：原理图与工艺库检查

在生成版图前，需确保原理图已完成以下设置：

- 所有器件均关联有版图的单元（避免信号源等无版图元件）；

- 每个管脚均放置Pin脚（建议用全大写命名，如“VIN”“VOUT”，防止后续Bug）；

- 确认原理图逻辑正确，无悬空节点。

同时，需查看工艺库提供的Design Rule File（.drc），明确网格大小（如0.005μm）、金属层布线规则（如奇偶层走向）、过孔尺寸等参数，为后续布局布线奠定基础。

2. 启动Layout XL工具

在原理图界面，通过顶部菜单栏Launch → Layout XL（或GXL，用于更复杂的自定义流程），启动版图生成工具。此时会弹出对话框：

- 选择“创建新View”（默认名称与原理图一致，如“inv”）；

- 其他选项（如“Copy Existing View”）保持默认，点击“OK”进入版图界面。


3. 自动生成元件版图

进入版图界面后，核心步骤是通过Connectivity菜单导入原理图元件：

- 点击Connectivity → Generate → All From Source（或“From Source”），弹出设置窗口；

- Pin设置：将Pin类型改为M1（金属1层）（常规数字/模拟电路常用层），并调整Pin Label Options（如Label位置与原理图一致），避免LVS（版图与原理图对照）错误；

- 勾选“Used Layers”（仅显示用到的图层），简化界面；

- 点击“OK”，元件版图（如MOS管、电阻、电容）会自动生成并导入版图界面。

4. 初始布局调整

自动生成的版图需进一步优化，以满足性能与工艺要求：

- 显示细节：按Shift+F切换至“显示内部结构”模式，查看器件内部细节（如MOS管的源/漏/栅极、阱层）；

- 布局工具：使用M（移动）调整器件位置，A（对齐）工具（选中多个器件边缘或中心点）实现精确对齐，Group（组合）将关联器件捆绑（如差分对），便于整体移动；

- 匹配设计：对于模拟电路（如运放），利用SDL的Device Matching功能调整器件布局（如NMOS拆分小管、ABBA/ABAB折叠模式），提升匹配精度（关键指标如失调电压）。

5. 布线与通孔设置

自动生成的版图仅包含器件，需手动完成布线：

- 飞线提示：通过Connectivity → Incomplete Nets查看未连接网络（可选择“Show All”显示所有飞线），辅助快速连线；

- 自动吸附：使用P（布线）命令，鼠标靠近器件图层边缘时，会自动提示当前图层（如M1）及线宽（根据工艺规则设置），点击后引出连线，移动时光标会吸附至网格；

- 过孔添加：使用O（过孔）命令，进入设置窗口：

- 选择“Start Layer”（如M1）与“End Layer”（如M2），点击“Stack”生成组合通孔（如M1→M2、M2→M3两层），提高可靠性；

- 关键连接（如PMOS的B极到VDD、NMOS的B极到VSS）需添加阱连接过孔（如NW层到VDD、PW层到VSS），避免LVS报错。

6. 后续优化与验证

自动生成版图后，需完成以下步骤确保设计正确性：

- DRC检查：选择工艺库对应的.drc文件，设置输出目录，点击“Run DRC”检查版图是否符合工艺规则（如线宽、间距）；

- LVS检查：通过Tools → LVS工具，关联原理图与版图，检查网络连接一致性（需提前设置电源/地网络，如VDD、VSS）；

- 寄生参数提取：使用Calibre或Assura工具提取寄生电阻、电容（如金属线寄生电阻），分析其对电路性能的影响（如延迟、增益）。

通过以上流程，可快速生成符合工艺要求的版图框架，并通过人工调整优化性能。需注意的是，自动生成仅为基础步骤，复杂电路（如高速运放、射频电路）仍需工程师手动调整布局与布线，以满足高性能需求。